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In diesem Versuch werden Flipflops und darauf aufbauend sequentielle Schaltungen entworfen.

Zun盲chst m眉ssen Sie Ihre git Datenbasis aktualisieren, damit die aktuellen Datein vom git server heruntergeladen werden.

cd
cd projects/digitaltechnikpraktikum
git pull

Analysieren Sie die Schaltung in der Datei . Beispiele f眉r die VHDL Beschreibung von Flipflops finden Sie hier dt-code-sequ.

1. Zeichnen Sie die Schaltung auf Papier anhand der VHDL Beschreibung
2. Beschreiben Sie in Worten welches Verhalten Sie am Ausgang LEDG(2) erwarten.
3. Beschreiben Sie in Worten welches Verhalten Sie an den Ausg盲ngen LEDG(6) und LEDG(7) erwarten.
4. Beschreiben Sie die Schaltung, die das Verhalten an den Ausg盲ngen LEDG(6) und LEDG(7) bestimmt als Automatengraph.
5. Geben Sie dazu die Zustandsfolgetabelle und die Ausgangstabelle an.

Zu dieser Schaltung gibt es eine passende Testbench f眉r die Simulation der Schaltung.

1. Starten Sie die Simulation im Verzeichnis 鈥渟im/de1_flipflop鈥� und schauen Sie sich die Waveform an.
2. Vergleichen Sie das Verhalten in der Simulation mit Ihrer Schaltungsanalyse

Weiterhin gibt es auch ein Syntheseverzeichnis inklusive makefiles f眉r die Synthese der Schaltung.

1. Starten Sie die Synthese der Schaltung im Verzeichnis 鈥減nr/de1_flipflop鈥�.
2. Laden Sie das Design auf das FPGA Board
3. Demonstrieren Sie die Funktion der Schaltung!

Analog zum Blinklicht aus der Vorlesung entwerfen Sie jetzt eine Schaltung, mit der die roten LEDS mit einer bestimmten Blinkfolge leuchten sollen. Die Blinkfolge ist abh盲ngig von der Schalterstellung an SW(0).

SW(0) = 0, dann
Schritt1 - XXX0000XXX
Schritt2 - 0XXX00XXX0
Schritt3 - 000XXXX000

SW(0) = 1, dann
Schritt1 - XXX0000XXX
Schritt2 - 0X0X0X0X0X
Schritt3 - 000XXXX000

X = an, 0 = aus

1. Entwerfen Sie einen Mooreautomaten, der diese Blinkfolge erzeugt. Zeichnen Sie den Automatengraphen.
2. Legen Sie eine bin盲re Zustandskodierung fest. Wie viele Flipflops ben枚tigen Sie f眉r die Kodierung?
3. Welche Eing盲nge und welche Ausg盲nge hat der Automat?
4. Zeichnen Sie die Zustandsfolgetabelle und die Ausgangstabelle.
5. Geben Sie die Zustands眉bergangslogik als boolesche Ausdr眉cke an.

F眉r den VHDL Entwurf des Blinklichtautomaten gibt es eine vorbereitete Datei und eine zugeh枚rige Testbench . Dort k枚nnen Sie die Erg盲nzungen direkt vornehmen. Das Verzeichnis 鈥減nr/de1_blinklicht鈥� f眉r die Synthese und das Verzeichnis 鈥渟im/de1_blinklicht鈥� f眉r die Simulation sind mit den makefiles schon vorbereitet.

1. Entwerfen Sie den Automaten in VHDL
2. Simulieren Sie den Entwurf
3. Synthetisieren Sie die Schaltung und probieren Sie den Automaten auf dem FPGA Board aus.

In der Vorlesung haben Sie einen Z盲hler kennengelernt, der mit einem Ladesignal auf den Wert 5 gesetzt wird und dann runterz盲hlt. Wenn der Z盲hlerstand 0 ist, dann h枚rt der Z盲hler auf zu z盲hlen. Um genau diesen Z盲hler in VHDL zu beschreiben ben枚tigt man einen Datentypen mit dem eine Gruppe von Signalen als Zahl interpretiert werden kann. Dann sind auch Operationen wie eine Addition oder ein Vergleich m枚glich. Ein solcher Datentyp ist 鈥渟igned鈥� oder 鈥渦nsigned鈥�. Eine Darstellung der verschiedenen Operationen finden Sie hier dt-code-vecnum.

Der folgende Code beschreibt ein Register mit 16 Bit Breite. Mit jedem Takt werden die 16 Bit Daten am Eingang in das Register 眉bernommen. Der Datentyp des Registers ist 鈥渦nsigned鈥� damit man im folgenden mit den Werten rechnen kann.

library ieee;
use ieee.std_logic_1164.all; 
use ieee.numeric_std.all; 
 
entity example is
port(
  clk   : in std_ulogic;
  res_n : in std_ulogic;
  d_i   : std_ulogic_vector(15 downto 0)); 
end entity; 
 
architecture rtl of example is
 
  signal cnt : unsigned(15 downto 0); --Zahlen von 0 bis 65535
 
begin
 
  cnt <= "0000000000000000" when res_n = '0' else unsigned(d_i) when rising_edge(clk); 
 
end architecture rtl; 

F眉r den Z盲hler ben枚tigen Sie dann noch einen Multiplexer, der wie hier dt-code beschrieben am einfachsten mit einem conditional signal assignment beschrieben wird.

y <= a_i when sel_i = '0' else b_i; 

Den Zahlenvergleich k枚nnen Sie bei einem 鈥渦nsigned鈥� Typen direkt so machen:

architecture rtl of example is
  signal x                   : unsigned(7 downto 0); -- Zahlen von 0 bis 255
  signal x_is_greater_than_5 : std_ulogic; 
begin
x_is_greater_than_5 <= '1' when x > 5 else '0'; 
end architecture;  

Bei diesem Vergleich wird das Signal 鈥渪_is_greater_than_5鈥� auf '1' gesetzt, wenn die Zahl x gr枚脽er ist als 5. Ansonsten ist der Wert '0'.

F眉r den folgenden Entwurf ist eine Datei vorbereitet. Diese Datei soll den Z盲hler enthalten. Der Z盲hler soll die folgenden Eigenschaften haben:

• Der Z盲hler ist ladbar. Beim Laden soll der Z盲hler auf den Startwert 13 gesetzt werden.
• Wenn der Z盲hler den Wert 0 erreicht hat, dann soll der Z盲hler auf 0 stehen bleiben.
• Bei einem asynchronen Reset, soll der Z盲hler den Wert 0 haben.

Gehen Sie dazu so vor:

1. Zeichnen Sie eine Architektur auf Papier bestehend aus Register, Addierer, Vergleicher und Multiplexer.
2. Beschreiben Sie den Z盲hler in der Datei in VHDL.

Dieser Z盲hler wird in der Datei mit den Ein- und Ausg盲ngen auf dem FPGA verbunden. Zus盲tzliche wird der Z盲hlerstand auf der HEX0 Anzeige ausgegeben. F眉r diese Schaltung ist eine Testbench vorbereitet in der Datei .

1. Zeichnen Sie die Schaltung, die in beschrieben ist auf Papier.
2. Simulieren Sie die Gesamtschaltung im Verzeichnis 鈥渟im/de1_cnt15鈥�
3. Synthetisieren Sie die Schaltung im Verzeichnis 鈥減nr/de1_cnt15鈥� und probieren Sie die Schaltung auf dem FPGA aus.

Bislang wird der Z盲hler mit der Taster KEY(1) getaktet. Jetzt soll die Z盲hlschaltung so ver盲ndert werden, dass der 50 MHz Taktoszillator verwendet wird und die Funktion des Z盲hlers am Logikanalysator vermessen werden kann.

1. Erg盲nzen Sie die Schaltung , damit das Signal done_o, cnt_o, ld_i, der Takt und der asynchrone Reset auf dem Expansion Port 1 zug盲nglich wird.
2. 脛ndern Sie den Takteingang, damit die Schaltung mit dem 50 MHz Taktoszillator CLOCK_50 betrieben wird.
3. Erg盲nzen Sie das , damit die zus盲tzlichen Ein- und Ausg盲nge bei der Synthese ber眉cksichtigt werden. Die Pins auf dem FPGA und auf dem Board k枚nnen Sie im finden. Eine Liste mit allen Pins finden Sie in
4. Stellen Sie die Funktion des Z盲hlers am Logikanalysator dar. Benutzen Sie zum Anschluss der Digitaltastk枚pfe an die GPIO Pins die Klemmen. Dabei soll der Takt, der Load Eingang ld_i, der asynchrone Reset, der Z盲hlerstand und der Ausgang done_o sichtbar sein.