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dtpr_versuch_8 [2011/12/01 11:13] beckmanf created |
dtpr_versuch_8 [2014/01/03 15:42] (current) beckmanf [Zustandsautomat syncsm] - VHDL Automatencode eingefügt |
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| ===== Versuch 8 ===== | ===== Versuch 8 ===== | ||
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| + | Drucken Sie die Checkliste {{:dtpr-checkliste-v8.pdf}} aus. | ||
| ==== Zustandsautomat syncsm ==== | ==== Zustandsautomat syncsm ==== | ||
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| * Stellen Sie eine Zustandsübergangstabelle für den Automaten auf. | * Stellen Sie eine Zustandsübergangstabelle für den Automaten auf. | ||
| - | Die Zustandsübergangslogik °ìö²Ô²Ô³Ù±ð jetzt aus der Zustandsübergangstabelle abgeleitet und mit booleschen Gleichungen formuliert werden. Alternativ soll hier die Zustandsübergangslogik mit Hilfe eines Multiplexers umgesetzt werden. | + | Die Zustandsübergangslogik kann jetzt aus der Zustandsübergangstabelle abgeleitet und mit booleschen Gleichungen formuliert werden. Ìý |
| + | Ìý | ||
| + | * Geben Sie die Zustandsübergangslogik und die Ausgangslogik als boolesche Gleichungen an. Ìý | ||
| + | * Skizzieren Sie Ihre Gesamtschaltung mit Speicher, Zustandsübergangslogik und Ausgangslogik. Ìý | ||
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| + | === Erklärphase ===Ìý | ||
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| + | Erklären Sie einer anderen Gruppe Ihren Entwurf. Ìý | ||
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| + | === Designphase (syncsm, syncgen und vgatop) ===Ìý | ||
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| + | Setzen Sie Ihren Entwurf in VHDL um. Ìý | ||
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| + | === Verifikationsphase ===Ìý | ||
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| + | * Verifizieren Sie das Design im SimulatorÌý | ||
| + | * Verifizieren Sie das Design auf dem FPGA und messen Sie das hsync und vsync TimingÌý | ||
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| + | === Umsetzung mit VHDL Automatencode ===Ìý | ||
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| + | * Setzen Sie jetzt den Automaten mit VHDL um und verwenden Sie dazu die Beschreibung wie in play_rtl.vhdÌý | ||
| + | * Verifizieren Sie den Automaten im Simulator Ìý | ||
| + | * Finden Sie mit Quartus die Anzahl der benötigten Flipflops für den Automaten heraus. | ||