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dtpr_versuch_6 [2022/03/19 09:07] beckmanf [Design Clock Enable Generator] - add report link |
dtpr_versuch_6 [2023/04/17 14:12] (current) beckmanf new module |
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| ist die Verschaltung des VGA Anschlusses FPGA in Kapitel 4.6 dargestellt. | ist die Verschaltung des VGA Anschlusses FPGA in Kapitel 4.6 dargestellt. | ||
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| + | In der praktischen Pr眉fung m眉ssen Sie einen Bericht 眉ber Ihren Entwurf, die Simulationen und die Messungen abgeben. Deshalb haben Sie hier die Gelegenheit solche Berichte abzugeben. Die Form des Berichts ist hier: [[:dt_berichtsform | Form der Berichts]] beschrieben. | ||
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| ==== Fragen zur Vorbereitung ==== | ==== Fragen zur Vorbereitung ==== | ||
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| - Zeichnen Sie ein Ersatzschaltbild des VGA_R Farbkanals des DAC. Fassen Sie Reihen- und Parallelschaltungen von Widerst盲nden zusammen. Wie modellieren Sie die digitalen Ausg盲nge des FPGA? | - Zeichnen Sie ein Ersatzschaltbild des VGA_R Farbkanals des DAC. Fassen Sie Reihen- und Parallelschaltungen von Widerst盲nden zusammen. Wie modellieren Sie die digitalen Ausg盲nge des FPGA? | ||
| - Berechnen Sie die erwarteten Spannungen f眉r VGA_R(3..0) = "0000" und "1111". | - Berechnen Sie die erwarteten Spannungen f眉r VGA_R(3..0) = "0000" und "1111". | ||
| - | - Analysieren Sie die Schaltung "de1_vgadac" im Projektverzeichnis. Vergleichen Sie die Schaltung mit der von Ihnen vorgeschlagenen Schaltung aus Punkt 1. Wie k枚nnen Sie mit dieser Schaltung die Kennlinie messen? | + | - Erstellen Sie eine Schaltung de1_vgadac mit der zu erstellenden VHDL Datei "de1_vgadac_rtl.vhd" mit der Sie den roten VGA Kanal 眉ber die Schalter SW3 bis SW0 kontrollieren k枚nnen. Das zugeh枚rige pnr Verzeichnis soll de1_vgadac heissen.听 |
| + | - Wie k枚nnen Sie mit dieser Schaltung die Kennlinie messen? | ||
| - Messen Sie die Ausgangsspannungen f眉r alle m枚glichen Wertekombinatonen von VGA_R. | - Messen Sie die Ausgangsspannungen f眉r alle m枚glichen Wertekombinatonen von VGA_R. | ||
| - Berechnen Sie die Werte bei idealem DAC Verhalten. | - Berechnen Sie die Werte bei idealem DAC Verhalten. | ||
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| Sie k枚nnen den Bericht mit Libreoffice auf den Laborrechnern schreiben. Vom Laborrechner k枚nnen Sie auch auf dem Labordrucker drucken. Laden Sie die Oszilloskopbilder 眉ber das Webinterface vom Oszilloskop und verwenden Sie Bilder ohne schwarzen Hintergrund. Die IP Adresse vom Oszilloskop k枚nnen Sie am Oszilloskop 眉ber Tools->Utility->I/O erfahren. Wenn Sie alle Fragen in Ihrem Bericht beantwortet haben, legen Sie den Bericht einem Betreuer vor, der den Bericht mit Ihnen durchgehen wird. | Sie k枚nnen den Bericht mit Libreoffice auf den Laborrechnern schreiben. Vom Laborrechner k枚nnen Sie auch auf dem Labordrucker drucken. Laden Sie die Oszilloskopbilder 眉ber das Webinterface vom Oszilloskop und verwenden Sie Bilder ohne schwarzen Hintergrund. Die IP Adresse vom Oszilloskop k枚nnen Sie am Oszilloskop 眉ber Tools->Utility->I/O erfahren. Wenn Sie alle Fragen in Ihrem Bericht beantwortet haben, legen Sie den Bericht einem Betreuer vor, der den Bericht mit Ihnen durchgehen wird. | ||
| - | Laden Sie den Bericht im Moodlekurs hoch: https://moodle.hs-augsburg.de/mod/assign/view.php?id=39202 | + | Laden Sie den Bericht als pdf Datei mit dem Dateinamen "eds1_vgadac_<name1>_<name2>.pdf" im [[https://moodle.hs-augsburg.de/mod/assign/view.php?id=39202 | Moodlekurs hoch]]. |
| == Anschluss eines VGA Monitors an das Board == | == Anschluss eines VGA Monitors an das Board == | ||
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| === Designphase und Verifikation === | === Designphase und Verifikation === | ||
| - | In der Designphase soll der Entwurf in VHDL umgesetzt und verifiziert werden. | + | In der Designphase soll der Entwurf in VHDL umgesetzt und verifiziert werden. Sie m眉ssen dazu ein neues Designmodul anlegen. In [[dtpr_new_module_howto|How to setup a new Module]] wird dies beschrieben. |
| - Setzen Sie jetzt Ihr clockengen Design in VHDL um. Legen Sie dazu die VHDL Datei "clockengen_rtl.vhd" an. Verwenden Sie Signalnamen aus Ihrem Papierentwurf. | - Setzen Sie jetzt Ihr clockengen Design in VHDL um. Legen Sie dazu die VHDL Datei "clockengen_rtl.vhd" an. Verwenden Sie Signalnamen aus Ihrem Papierentwurf. | ||
| - Verifizieren Sie Ihr Design im Simulator. Das Simulationsverzeichnis soll "clockengen" heissen. Der Dateiname der Testbench soll "t_clockengen.vhd" lauten. | - Verifizieren Sie Ihr Design im Simulator. Das Simulationsverzeichnis soll "clockengen" heissen. Der Dateiname der Testbench soll "t_clockengen.vhd" lauten. | ||
| - Jetzt soll der Clock Enable Generator auf dem FPGA Board verifiziert werden. Zeigen Sie die Signalverl盲ufe auf dem Oszilloskop. Instantiieren Sie das clockengen Design dazu in einem toplevel Modul, das de1_clockengen heissen soll. Die Ports in de1_clockengen sollen die Pins auf dem FPGA repr盲sentieren. Der Name der vhdl Datei vom Toplevel soll "de1_clockengen_rtl.vhd" sein. | - Jetzt soll der Clock Enable Generator auf dem FPGA Board verifiziert werden. Zeigen Sie die Signalverl盲ufe auf dem Oszilloskop. Instantiieren Sie das clockengen Design dazu in einem toplevel Modul, das de1_clockengen heissen soll. Die Ports in de1_clockengen sollen die Pins auf dem FPGA repr盲sentieren. Der Name der vhdl Datei vom Toplevel soll "de1_clockengen_rtl.vhd" sein. | ||
| - | - Dokumentieren Sie das Design, die Simulationsergebnisse und die Messergebnisse in einem Bericht "report_<name1>_<name2>_clockengen.pdf" und laden Sie den [[https://moodle.hs-augsburg.de/mod/assign/view.php?id=250480|Bericht im Moodlekurs]] hoch. | + | - Dokumentieren Sie das Design, die Simulationsergebnisse und die Messergebnisse in einem Bericht mit dem Dateinamen "eds1_clockengen_<name1>_<name2>.pdf" und laden Sie den [[https://moodle.hs-augsburg.de/mod/assign/view.php?id=250480|Bericht im Moodlekurs]] hoch. |