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dtlab_t4 [2024/04/09 19:43] beckmanf Schaltplan eingefügt |
dtlab_t4 [2025/04/10 16:19] (current) beckmanf quartus images in dokuwiki |
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| ===== Aufgabenstellung ===== | ===== Aufgabenstellung ===== | ||
| - | Mit dem [[altera_boards|Altera DE 1 Board]], der [[ubuntu_virtual_cae_system|CAD Software]] und dem [[https://gitlab.elektrotechnik.hs-augsburg.de/beckmanf/dtlab|VHDL Projektverzeichnis]] starten Sie mit VHDL und steuern die roten und grünen LEDs auf dem Board abhängig von den Schaltern. | + | Mit dem [[altera_boards|Altera DE 1 Board]], der [[ubuntu_virtual_cae_system|CAD Software]] und dem [[https://caeis.etech.fh-augsburg.de/beckmanf/dtlab.git/tree/|VHDL Projektverzeichnis]] starten Sie mit VHDL und steuern die roten und grünen LEDs auf dem Board abhängig von den Schaltern. |
| In der Vorbereitung installieren Sie die virtuelle Maschine und das Projektverzeichnis und nehmen eine Änderung am Code vor. | In der Vorbereitung installieren Sie die virtuelle Maschine und das Projektverzeichnis und nehmen eine Änderung am Code vor. | ||
| Line 61: | Line 61: | ||
| ==== Download des VHDL Projektverzeichnisses ==== | ==== Download des VHDL Projektverzeichnisses ==== | ||
| - | Die [[https://gitlab.elektrotechnik.hs-augsburg.de/beckmanf/dtlab|VHDL Projektdateien]] sind auf dem gitlab Server der Fakultät Elektrotechnik. Laden Sie die Projektdateien über git in das Verzeichnis "projects". | + | Die [[https://caeis.etech.fh-augsburg.de/beckmanf/dtlab.git/tree/|VHDL Projektdateien]] sind auf dem git server des Labors. Laden Sie die Projektdateien über git in das Verzeichnis "projects". |
| <code> | <code> | ||
| cd /home/caeuser/projects | cd /home/caeuser/projects | ||
| - | git clone https://gitlab.elektrotechnik.hs-augsburg.de/beckmanf/dtlab | + | git clone https://caeis.etech.fh-augsburg.de/beckmanf/dtlab.git |
| </code> | </code> | ||
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| === VHDL Entity === | === VHDL Entity === | ||
| - | Die VHDL Datei [[https://gitlab.elektrotechnik.hs-augsburg.de/beckmanf/dtlab/-/blob/master/src/top_simple.vhd|"top_simple.vhd"]] enthält eine "entity". | + | Die VHDL Datei [[https://caeis.etech.fh-augsburg.de/beckmanf/dtlab.git/tree/src/top_simple.vhd|"top_simple.vhd"]] enthält eine "entity". |
| <code vhdl> | <code vhdl> | ||
| Line 135: | Line 135: | ||
| Die beiden Ausgangsports LEDG und LEDR haben 8 und 10 Leitungen. Man kann die Entity als Schaltungsmodul mit Ein- und Ausgängen auffassen. So eine grafische Darstellung ist in Abbildung 1 dargestellt. | Die beiden Ausgangsports LEDG und LEDR haben 8 und 10 Leitungen. Man kann die Entity als Schaltungsmodul mit Ein- und Ausgängen auffassen. So eine grafische Darstellung ist in Abbildung 1 dargestellt. | ||
| - | &±ô³Ù;³ó³Ù³¾±ô&²µ³Ù;Ìý | + | {{ :public:praktikum_digitaltechnik:top_simple.svg?width="400" |top_simple}} |
| - | <img src="http://breakout.hs-augsburg.de/dwimg/top_simple.svg" width="400" &²µ³Ù;Ìý | + | |
| - | </html> | + | |
| Abb. 1: Entity top_simple mit dem Eingang SW und den Ausgängen LEDG und LEDR | Abb. 1: Entity top_simple mit dem Eingang SW und den Ausgängen LEDG und LEDR | ||
| Line 168: | Line 166: | ||
| Sie sollten dann die Quartus Software sehen | Sie sollten dann die Quartus Software sehen | ||
| - | {{ http://breakout.hs-augsburg.de/dwimg/quartus-start.jpg | Quartus Start }} | + | {{ :public:praktikum_digitaltechnik:quartus-start.jpg | Quartus Start}} |
| Öffnen Sie dann den "RTL Viewer" mit "Tools => Netlist Viewers => RTL Viewer". | Öffnen Sie dann den "RTL Viewer" mit "Tools => Netlist Viewers => RTL Viewer". | ||
| - | {{ http://breakout.hs-augsburg.de/dwimg/quartus-rtl-view.jpg | Quartus RTL viewer }} | + | {{ :public:praktikum_digitaltechnik:quartus-rtl-view.jpg | Quartus RTL viewer}} |
| Sie sehen eine grafische Darstellung des VHDL Codes von "top_simple". U.a. ist das UND Gatter zu sehen. | Sie sehen eine grafische Darstellung des VHDL Codes von "top_simple". U.a. ist das UND Gatter zu sehen. | ||
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| </code> | </code> | ||
| - | Die Quartus Synthesesoftware stellt den Zusammenhang zwischen den Portnamen in der Entity "top_simple" und den Pins am FPGA über die [[https://gitlab.elektrotechnik.hs-augsburg.de/beckmanf/dtlab/-/blob/master/pnr/top_simple/top_simple_pins.tcl|Pinkonfigurationsdatei top_simple_pins.tcl]] her. Dort sehen Sie, dass dem Pin L22 der Portname SW(0) zugeordnet ist. | + | Die Quartus Synthesesoftware stellt den Zusammenhang zwischen den Portnamen in der Entity "top_simple" und den Pins am FPGA über die [[https://caeis.etech.fh-augsburg.de/beckmanf/dtlab.git/tree/pnr/top_simple/top_simple_pins.tcl|Pinkonfigurationsdatei top_simple_pins.tcl]] her. Dort sehen Sie, dass dem Pin L22 der Portname SW(0) zugeordnet ist. |
| ==== VHDL Code ändern ==== | ==== VHDL Code ändern ==== | ||